Dynamisk logik (digital elektronik)

Den aktuella versionen av sidan har ännu inte granskats av erfarna bidragsgivare och kan skilja sig väsentligt från versionen som granskades den 17 april 2013; kontroller kräver 9 redigeringar .

Dynamisk logik (eller klockad logik ) är en metod för att utveckla kombinationskretsar , där den designade kretsen fungerar i cykler. Det implementeras i synnerhet med hjälp av CMOS -teknik . Används vid design av integrerade kretsar .

Terminologi

Termerna "statisk"/"dynamisk" som tillämpas på kombinationskretsar ska inte förväxlas med samma termer som används för att hänvisa till lagringsenheter som dynamiskt (DRAM) eller statiskt (SRAM) RAM (RAM).

När man refererar till en typ av logik, används adjektivet " dynamisk " vanligtvis för att indikera en utvecklingsmetodik, såsom " dynamisk CMOS " [1] eller " dynamisk SOI " [2] .

Användningen av termen " dynamisk logik " är att föredra framför termen " klockad logik " ("klockad" från " klocka "), eftersom den låter dig tydligt definiera gränsen mellan denna metod och metodiken för " statisk logik ". Dessutom är termen " klockad logik " synonymt med termen " sekventiell logik ", så dess användning för att betyda " dynamisk logik " är oönskad.

Historik

Dynamisk logik var populär på 1970-talet, men på senare tid har intresset för den återuppstått på grund av utvecklingen av höghastighets digital elektronik, särskilt mikroprocessorer .

Hur kretsar fungerar

En krets med statisk eller dynamisk logik implementerar en boolesk funktion (till exempel " NAND "). Signalen som tas emot från utgångarna på kretsen är resultatet av att en boolesk funktion appliceras på signalen som kommer till kretsens ingångar.

Statisk logik

I en krets med " statisk logik " när som helst, är varje utgång från kretselementet genom en väg ( ledare ), som har ett lågt motstånd , ansluten:

• antingen med en strömförsörjningsbuss ;
• eller med en gemensam buss.

Statisk logik har ingen minsta klockfrekvens - klockning kan stoppas på obestämd tid. Detta ger två fördelar:

• förmågan att stoppa systemet när som helst (förenkling av felsökning och testning, möjligheten att gå igenom );
• möjligheten att driva systemet vid mycket låga klockfrekvenser (ökad drifttid med samma batterikapacitet).

I synnerhet även om många populära processorer använder dynamisk logik [3] är endast processorer med en statisk kärna designad i statisk CMOS -teknik lämpliga för användning i rymdsatelliter på grund av deras större strålningsmotstånd [4] .

I de flesta typer av logik som kan definieras som "statisk", finns det alltid en mekanism för att göra utsignalen från det logiska elementet hög eller låg. I många vanliga typer av logik, såsom TTL eller CMOS , kan denna princip omformuleras till att det alltid finns en låg resistansväg mellan elementets utgång och en av strömförsörjningsskenorna . Ett undantag är fallet med högimpedansutgångar , där en sådan väg inte alltid bildas. Men även i detta fall antas det att den logiska kretsen används som en del av ett mer komplext system där någon extern mekanism kommer att generera utspänningen , så en sådan krets skiljer sig inte från statisk logik.

Dynamisk logik

I en krets med " dynamisk logik " fungerar elementen i cykler och två tidsperioder kan särskiljas:

• förladdningsfas -  den tidsperiod under vilken klocksignalen har en låg spänningsnivå;
• utvärderingsfasen är  den tidsperiod under vilken klocksignalen har en hög spänningsnivå.

Under förladdningsfasen laddas de kapacitiva kretselementen med hög impedans [5] .

Under utvärderingsfasen laddas de kapacitiva cellerna ur (den lagrade laddningen förbrukas).

Vanligtvis används en klocksignal för att synkronisera tillståndsövergångar i sekventiell logik . Andra metoder för att implementera kombinationskretsar kräver ingen klocksignal.

Inom dynamisk logik finns det inte alltid en mekanism för att få utsignalen hög eller låg. I den vanligaste versionen av detta koncept bildas de höga och låga spänningsnivåerna vid utgången av elementet under olika faser av klocksignalen . Dynamisk logik kräver användning av en klockfrekvens som är tillräckligt hög så att kapacitansen som används för att generera det logiska elementets utgångstillstånd inte hinner laddas ur under utvärderingsfasen .

De flesta elektronik som arbetar med klockhastigheter över 2  GHz kräver dynamisk logik, även om vissa tillverkare som Intel har bytt till statisk logik helt för att minska strömförbrukningen [6] .

Fördelar och nackdelar

Fördelar med dynamiska logiska kretsar (jämfört med statiska logiska kretsar) [2] :

• färre transistorer . Implementeringen av statisk CMOS-logik med N input fanout kräver 2 N transistorer. I dynamisk logik är antalet transistorer betydligt mindre: N + 2;
• högre hastighet. Logiska grindar har en högre omkopplingshastighet, vilket förklaras av den lägre belastningskapacitansen som genereras av det mindre antalet transistorer . Dessutom har det dynamiska elementet ingen kortslutningsström ;
• element tar mindre plats på chippet.

Dynamisk logik är svårare att designa, men kan vara det enda valet om hög hastighet krävs.

Nackdelar med kretsar med dynamisk logik (jämfört med kretsar baserade på statisk logik) [2] :

• design komplexitet;
• stor effektförlust. Generellt sett ökar dynamisk logik avsevärt antalet transistorer som växlar samtidigt , vilket ökar strömförbrukningen jämfört med statisk logik [6] ;
• om klockfrekvensen är för låg kommer utsignalen att sjunka snabbt och kretsen blir obrukbar.

Exempel

Som ett exempel, överväg implementeringen av " NAND " -elementet i statisk och dynamisk logik.

Implementering av " NAND "-elementet i CMOS statiska logik .

Ovanstående schema implementerar den logiska funktionen "AND-NOT":

eller

Om båda ingångarna A och B har en hög spänningsnivå kommer utgången  Out att ansluta till den gemensamma bussen  Vss och vara lågspänning.

Om en av ingångarna  A och  B är låg, kommer utgången  Out att kopplas till strömförsörjningsbussen  Vdd och vara hög.

Det är viktigt att utgången när som helst ansluts antingen till strömförsörjningen  Vdd och har en hög spänningsnivå, eller till common rail  Vss och har en låg spänningsnivå.

Överväg implementeringen av elementet " NAND " i dynamisk logik.

Under förladdningsfasen:

• en hög spänningsnivå appliceras på utgången, oavsett tillståndet för ingångarna  A och B ;
• kondensator , som är belastningskapaciteten för detta logiska element, laddas;
• en låg spänningsnivå kan inte uppstå vid utgången  X , eftersom transistorn som är ansluten till den gemensamma bussen är stängd.

Under bedömningsfasen:

• klocksignalen  har en hög spänningsnivå;
• om båda ingångarna  A och  B har en hög spänningsnivå kommer utgång  X att ansluta till en gemensam buss och ha en låg spänningsnivå;
• annars kommer utgången  X att ha en hög spänningsnivå på grund av energin som lagras i belastningskapacitansen;
• när kondensatorn är urladdad kan den inte laddas igen förrän nästa förladdningsfas. Således kan grindingångarna ändras högst en gång under utvärderingsfasen.

Se även

• CMOS
• Sekventiell logik
• Logiska element

Anteckningar

1. ↑ Bruce Jacob, Spencer Ng, David Wang. Minnessystem : cache, DRAM, disk - Morgan Kaufmann, 2007. - ISBN 978-0-12-379751-3 .
2. ↑ 1 2 3 Andrew Marshall, Sreedhar Natarajan. SOI-design: analog, minne och digital teknik . - Springer, 2002. - ISBN 978-0-7923-7640-8 .
3. ↑ AnandTech - Att förstå cellmikroprocessorn . Hämtad 24 september 2012. Arkiverad från originalet 19 september 2012. (obestämd)
4. ↑ AMSAT-DL: "Ingen RISC, inget roligt!" Arkiverad 13 april 2013 på Wayback Machine av Peter Gülzow
5. ↑ Jean M. Rabai, Ananta Chandrakasan, Borivoj Nikolic. Digitala integrerade kretsar. Designmetodik = Digitala integrerade kretsar. - 2:a uppl. - M. : Williams , 2007. - 912 sid. — ISBN 0-13-090996-3 .
6. ↑ 1 2 AnandTech - The Dark Knight: Intels Core i7 . Hämtad 24 september 2012. Arkiverad från originalet 4 juni 2009. (obestämd)

Logiska chips
RTL DTL ESL TTL N-MOS CMOS BiCMOS IIL Dynamisk logik