PCI Express

Den aktuella versionen av sidan har ännu inte granskats av erfarna bidragsgivare och kan skilja sig väsentligt från versionen som granskades den 18 december 2020; kontroller kräver 39 redigeringar .
PCI Express

Platser (gula) i ordning: x4 PCI Express, x16 PCI Express, x1 PCI Express, x16 PCI Express, standard 32-bitars PCI -kortplats
Sorts däck
Berättelse
Utvecklaren Intel , PCI SIG , Dell , HP , IBM
Tagit fram 2003
avsatt AGP , PCI-X , PCI
Specifikationer
Hot swap Nej
Extern Ja
Dataalternativ
Bandbredd från 250 Mb/s till 126 Gb/s
Protokoll konsekvent
 Mediafiler på Wikimedia Commons

PCI Express ( engelska  Peripheral Component Interconnect Express ), eller PCIe eller PCI-e ; även känd som 3GIO ( 3rd Generation I/O ) - en datorbuss (även om den inte är en buss på fysisk nivå , eftersom den är en punkt-till-punkt-anslutning) som använder PCI - bussmjukvarumodellen och ett högpresterande fysiskt protokoll baserat på seriell dataöverföring .

Utvecklingen av PCI Express-standarden startade av Intel efter att InfiniBand -bussen övergavs . Officiellt dök den första grundläggande PCI Express-specifikationen upp i juli 2002 [1] [2] . PCI Express-standarden utvecklas av PCI Special Interest Group .

Beskrivning

Till skillnad från PCI-standarden, som använde en gemensam buss för dataöverföring med flera enheter kopplade parallellt, är PCI Express i allmänhet ett paketnätverk med en stjärntopologi .

PCI Express-enheter kommunicerar med varandra via ett medium som bildas av switchar, där varje enhet är direkt ansluten via en punkt-till-punkt- anslutning till switchen.

Dessutom stöder PCI Express-bussen [1] [2] :

PCI Express-bussen är endast avsedd att användas som en lokal buss. Eftersom mjukvarumodellen för PCI Express till stor del ärvs från PCI, kan befintliga system och styrenheter modifieras för att använda PCI Express-bussen genom att endast ersätta det fysiska lagret, utan att modifiera programvaran. PCI Express-bussens höga toppprestanda gör det möjligt att använda den istället för AGP -bussar , och ännu mer PCI och PCI-X [2] . De facto PCI Express har ersatt dessa bussar i persondatorer.

Anslutningar

PCI Express X1

Mini PCI-E

Se även M.2

Mini PCI Express är ett PCI Express-bussformat för bärbara enheter.

Det finns många kringutrustning tillgängliga för denna kontaktstandard:

SSD Mini PCI Express

ExpressCard

ExpressCard-kortplatser används i bärbara datorer för att ansluta: [4]

Beskrivning av protokollet

För att ansluta en PCI Express-enhet används en dubbelriktad punkt-till-punkt seriell anslutning , som kallas en linje ( eng.  lane  - lane, row); detta skiljer sig kraftigt från PCI , där alla enheter är anslutna till en gemensam 32-bitars parallell dubbelriktad buss.

En anslutning ( engelsk  länk  - anslutning, anslutning) mellan två PCI Express-enheter består av en (x1) eller flera (x2, x4, x8, x16 och x32) dubbelriktade seriella linjer [1] [2] . Varje enhet måste vara ansluten till minst en linje (x1).

På den elektriska nivån använder varje anslutning lågspänningsdifferentialsignalöverföring ( LVDS ), varje PCI Express-enhet tar emot och sänder information på separata två ledare, så i det enklaste fallet är enheten ansluten till PCI Express-switchen med endast fyra ledare.

Att använda detta tillvägagångssätt har följande fördelar:

I båda fallen kommer PCI Express-bussen att använda det maximala antalet tillgängliga körfält för både kortet och kortplatsen. Detta tillåter dock inte att enheten fungerar i en kortplats avsedd för kort med lägre bandbredd på PCI Express-bussen. Till exempel kommer ett x4-kort inte fysiskt att passa i en standard x1-fack, även om det skulle kunna fungera i en x1-fack med endast ett körfält. På vissa moderkort kan du hitta icke-standardiserade x1- och x4-platser som inte har en extrem baffel, så de kan installera kort längre än kontakten. Detta ger inte ström och jord till den utskjutande delen av kortet, vilket kan leda till olika problem.

PCI Express skickar all kontrollinformation, inklusive avbrott , över samma linjer som används för att överföra data. Det seriella protokollet kan aldrig blockeras, så PCI Express-bussens latenser är ganska jämförbara med PCI-bussens (observera att PCI-bussen använder separata fysiska linjer för att signalera en avbrottsbegäran IRQ#A , IRQ#B , IRQ#C , IRQ#D ).

I alla seriella höghastighetsprotokoll (som gigabit ethernet ) måste tidsinformation vara inbäddad i den överförda signalen. På det fysiska lagret använder PCI Express länkkodningsmetoden 8b/10b (8 bitar i tio, 20 % redundans) [1] [2] för att eliminera DC från den överförda signalen och för att bädda in tidsinformation i dataströmmen. Från och med PCI Express 3.0 används mer ekonomisk 128b/130b-kodning med 1,5 % redundans.

Vissa protokoll (som SONET / SDH ) använder en  teknik som kallas förvrängning för att bädda in tidsinformation i dataströmmen och för att smeta ut spektrumet av den överförda signalen. PCI Express-specifikationen tillhandahåller också en krypteringsfunktion, men PCI Express-kryptering skiljer sig från SONET .

Bandbredd

PCIe är ett full duplex [5] -protokoll. Det vill säga att strömmarna för mottagning och överföring har oberoende kanaler och samma maximala hastigheter. Hastigheten på datorbussar uttrycks vanligtvis i gigatransaktioner per sekund . För 1 transaktion sänds ett kodord. För att beräkna genomströmningen av 1 busslinje är det nödvändigt att ta hänsyn till kodningen 8b / 10b ( eng.  8b / 10b kodning ) [1] [2] (för PCI-E 3.0 och högre - 128b / 130b ( eng.  128b / 130b-kodning ). Till exempel är PCIe 1.0-filens bandbredd:

2,5 GT/s 8/10 bit/T = 2 Gb/s = 0,25 GB/s

Trots att standarden tillåter 32 linjer per port är sådana lösningar fysiskt besvärliga för direkt implementering och är endast tillgängliga i proprietära kontakter.

PCI Express-bandbredd, GB/s
Utgivningsår
_
PCI Express- version		 Kodning En linje överföringshastighet
_

 Bandbredd per x rader
x1 x2 x4 x8 x16
2002 1.0 8b/10b 2,5 GT/s 256 MB/s = 0,25 GB/s 0,50 GB/s 1,0 GB/s 2,0 GB/s 4,0 GB/s
2007 2.0 8b/10b 5 GT/s 512 MB/s = 0,5 GB/s 1,0 GB/s 2,0 GB/s 4,0 GB/s 8,0 GB/s
2010 3.0 128b/130b 8 GT/s 1008,246 MB/s = 0,985 GB/s 1 969 GB/s 3,938 GB/s 7,877 GB/s 15 754 GB/s (126 Gb/s )
2017 4.0 128b/130b 16 GT/s 1 969 GB/s 3,938 GB/s 7,877 GB/s 15,754 GB/s 31 508 GB/s (252 Gb/s )
2019 5.0 128b/130b 32 GT/s 3,938 GB/s 7,877 GB/s 15,754 GB/s 31,508 GB/s 64,008 GB/s (512 Gb/s )
2022 6,0 242B/256B, PAM-4 , FEC , FLIT 64 GT/s 7,563 GB/s 15,125 GB/s 30 250 GB/s 60 500 GB/s 121 000 GB/s (968 Gb/s )

Konkurrerande protokoll

Förutom PCI Express finns det ett antal höghastighetsstandardiserade seriella gränssnitt, av vilka några är HyperTransport , InfiniBand , RapidIO och StarFabric . Varje gränssnitt har sina anhängare bland industriföretag, eftersom protokollspecifikationer redan har spenderat betydande summor pengar, och varje konsortium försöker betona fördelarna med sitt specifika gränssnitt framför andra.

Ett standardiserat höghastighetsgränssnitt ska å ena sidan vara flexibelt och utbyggbart, och å andra sidan ska det ge låg latens och låg overhead (det vill säga paketoverheaden ska inte vara stor). I grund och botten ligger skillnaderna mellan gränssnitt just i avvägningen som valts av utvecklarna av ett visst gränssnitt mellan dessa två motstridiga krav.

Till exempel tillåter ytterligare routningsinformation i ett paket att organisera komplex och flexibel paketroutning, men ökar kostnaderna för paketbearbetning, minskar också gränssnittets bandbredd och komplicerar programvaran som initierar och konfigurerar enheter som är anslutna till gränssnittet. Om det är nödvändigt att tillhandahålla hot-plugging av enheter behövs speciell programvara som kan spåra förändringar i nätverkstopologin. Exempel på gränssnitt som är anpassade för detta är RapidIO, InfiniBand, och StarFabric.

Samtidigt, genom att förkorta paketen, är det möjligt att minska fördröjningen i dataöverföringen, vilket är ett viktigt krav för ett minnesgränssnitt. Men den lilla storleken på paketen leder till att andelen overheadfält i paketet ökar, vilket minskar den effektiva genomströmningen av gränssnittet. Ett exempel på denna typ av gränssnitt är HyperTransport.

Positionen för PCI Express är mellan de beskrivna tillvägagångssätten, eftersom PCI Express-bussen är utformad för att fungera som en lokal buss, snarare än en processor-minnesbuss eller ett komplext dirigerat nätverk. Dessutom var PCI Express ursprungligen tänkt som en buss logiskt kompatibel med PCI-bussen, som också införde sina egna begränsningar.

Det finns också specialiserade bussar för att ansluta styrkretsar (mellan northbridge och southbridge ), baserade på det fysiska protokollet PCI Express (vanligtvis x4), men med andra logiska protokoll. Till exempel använder Intel-plattformar DMI -bussen , medan AMD-system med AMD Fusion -kretsuppsättningen använder UMI [6]  -bussen .

PCI Express 2.0

PCI -SIG släppte PCI Express 2.0-specifikationen den 15 januari 2007 . De viktigaste innovationerna i PCI Express 2.0:

PCI Express 2.0 är fullt kompatibel med PCI Express 1.1 (gamla grafikkort kommer att fungera i moderkort med nya kontakter, men endast vid 2,5GT/s eftersom äldre chipset inte kan stödja dubbla dataöverföringshastigheter; nyare grafikkort kommer att fungera utan problem i gamla PCI Express 1.x standardplatser).

Extern PCIe-kabelspecifikation

Den 7 februari 2007 släppte PCI-SIG den externa PCIe-kabelspecifikationen. Den nya specifikationen tillåter kablar upp till 10 meter långa, med en bandbredd på 2,5 GT/s.

PCI Express 2.1

När det gäller fysiska egenskaper (hastighet, kontakt) motsvarar det 2.0, mjukvarudelen har lagt till funktioner som planeras vara fullt implementerade i version 3.0. Eftersom de flesta moderkort säljs med version 2.0 tillåter inte 2.1-läge att aktiveras om man bara har ett grafikkort med 2.1.

PCI Express 3.0

I november 2010 [7] godkändes specifikationerna för PCI Express 3.0-versionen. Gränssnittet har en dataöverföringshastighet på 8 GT/s ( Gigatransactions/s ). Men trots detta fördubblades dess verkliga genomströmning fortfarande jämfört med PCI Express 2.0-standarden. Detta uppnåddes tack vare det mer aggressiva 128b/130b-kodningsschemat, där 128 bitar av data som skickas över bussen kodas i 130 bitar. Samtidigt har full kompatibilitet med tidigare versioner av PCI Express bevarats. PCI Express 1.x och 2.x-kort kommer att fungera i kortplats 3.0 och, omvänt, kommer ett PCI Express 3.0-kort att fungera i kortplatser 1.x och 2.x (även om det inte kommer att kunna avslöja sin fulla hastighetspotential). För 4 linjer är dataöverföringshastigheten 4 GB/s, för 16 linjer - 16 GB/s [8] .

Enligt PCI-SIG började de första testerna av PCI Express 3.0 2011, kompatibilitetstestverktyg för partners dök upp först i mitten av 2011 och riktiga enheter först 2012.

PCI Express 4.0

PCI Special Interest Group (PCI SIG) uppgav att PCI Express 4.0 skulle kunna standardiseras före slutet av 2016 [9] , men i mitten av 2016, när ett antal chips redan höll på att förberedas för tillverkning, rapporterade media att standardisering förväntades i början av 2017 [10] . Den förväntades ha en genomströmning på 16 GT/s, vilket betyder att den skulle vara dubbelt så snabb som PCIe 3.0 [11] [12] . Senare sköts standardiseringsdatumen upp, och specifikationen publicerades först den 5 oktober 2017 [13] . Jämfört med PCI Express 3.0-specifikationen har den maximala dataöverföringshastigheten på PCI Express-bussen fördubblats från 8 till 16 GT/s. Dessutom har latensen minskat, skalbarhet och virtualiseringsstöd har förbättrats [14] . För 4 linjer är dataöverföringshastigheten 8 GB/s, för 16 linjer - 32 GB/s [8] .

Den 7 november 2018 tillkännagav AMD planer på att släppa den första grafikprocessorn som stöder PCI Express 4.0 x16 under fjärde kvartalet 2018 [15] . Den 27 maj 2019 meddelade Gigabyte- företaget lanseringen av moderkort i X570 Aorus-serien. Enligt tillverkaren öppnar dessa kort "PCIe 4.0-eran" [16] .

PCI Express 5.0

I maj 2019 dök den slutliga specifikationen av PCI Express 5.0-standarden upp [8] . Dataöverföringshastigheten på PCI Express-bussen var 32 GT/s. Det förväntas att en sådan hastighet kommer att ha en positiv inverkan på projekt relaterade till virtuell verklighet [17] . För 4 linjer är dataöverföringshastigheten 16 GB/s, för 16 linjer - 64 GB/s [8] .

PCI Express 6.0

Den slutliga specifikationen av PCI Express 6.0-standarden är planerad att publiceras 2022. Den förväntade dataöverföringshastigheten kommer att vara 32 GB/s för 4 linjer och 128 GB/s för 16 linjer [18] [19] .

Se även

Anteckningar

  1. ↑ 1 2 3 4 5 6 7 Slyusar V. I. Nya standarder för industriella datorsystem. //Elektronik: vetenskap, teknik, affärer. - 2005. - Nr 6. - P. 52 - 53. Ladda ner PDF-fil Arkivkopia daterad 4 mars 2016 på Wayback Machine
  2. ↑ 1 2 3 4 5 6 7 Slusar V. I. PCI Express. Standardens ansikte utåt.// Automationsvärlden. - 2006. - Nr 1. - C. 38 - 41. [1] Arkivexemplar av 27 augusti 2018 på Wayback Machine
  3. ↑ PCI Express Mini Card (Mini PCIe) pinout och beskrivning @ pinouts.ru . pinouts.ru . Hämtad 28 juli 2022. Arkiverad från originalet 1 juni 2022.
  4. ↑ ExpressCard. Var kan man köpa sidan. (inte tillgänglig länk) . Hämtad 10 april 2010. Arkiverad från originalet 16 februari 2011. 
  5. ↑ PCI Express 3.0. Vanliga frågor. PCI SIG. Arkiverad från originalet den 18 februari 2010.  Hämtad 23 november 2008 . (Engelsk)
  6. ↑ Scott Mueller. "Hub-arkitektur", "Andra processor/chipset-sammankopplingar" // Uppgradering och reparation av datorer. 21:a upplagan  (engelska) . — Que Publishing, 2013-03-07. - S. 187-188. — ISBN 978-0-13-310536-0 . Arkiverad 2 augusti 2017 på Wayback Machine
  7. ↑ PCI Express 3.0-specifikation godkänd - hastighet fördubblad (länk otillgänglig) . Hämtad 15 maj 2018. Arkiverad från originalet 20 november 2010. 
  8. ↑ 1 2 3 4 Andrey Schilling. PCI Express 5.0 - slutliga specifikationer presenteras . "Hardwareluxx" (30 maj 2019). Hämtad 28 juni 2019. Arkiverad från originalet 28 juni 2019.
  9. ↑ PCI Express® 4.0 FAQ: (nedlänk) . PCI SIG (18 december 2014). Arkiverad från originalet den 18 december 2014. 
  10. ↑ PCIe 4.0 Heads to Fab, 5.0 to Lab Arkiverad 28 augusti 2016 på Wayback Machine /EETimes, 2016-06-28: "kommer inte att vara slutgiltigt förrän i början av nästa år  "
  11. ↑ PCI Express 4.0 ger acceleration minst 2 gånger . 3DNews - Daily Digital Digest . Hämtad 27 juli 2022. Arkiverad från originalet 29 juni 2011.
  12. ↑ PCI Express® 4.0 Vanliga frågor: Vad är bithastigheten för PCIe 4.0-specifikationen och hur står den i jämförelse med tidigare generationer av PCIe? . PCI SIG. — "Baserat på PCI-SIG genomförbarhetsanalys kommer bithastigheten för PCIe 4.0-specifikationen att vara 16GT/s." Hämtad 22 oktober 2016. Arkiverad från originalet 18 september 2017.
  13. ↑ Specifikationer | PCI-SIG  (engelska) . pcisig.com. Tillträdesdatum: 18 januari 2018. Arkiverad från originalet 18 januari 2018.
  14. ↑ PCIe 4.0-blogg . Hämtad 18 januari 2018. Arkiverad från originalet 27 oktober 2017.
  15. ↑ AMD Radeon Instinct MI60: Första 7nm Vega-acceleratorn . Hämtad 7 november 2018. Arkiverad från originalet 7 november 2018.
  16. ↑ GIGABYTE avancerar till PCIe 4.0 med X570 AORUS-moderkort | Nyheter - GIGABYTE Global . GIGABYTE. Hämtad 27 maj 2019. Arkiverad från originalet 27 maj 2019.
  17. ↑ Hot Chips 2017: We'll See PCIe 4.0 This Year, PCIe 5.0 In 2019  , Tom's Hardware (  29 augusti 2017). Hämtad 18 januari 2018.
  18. ↑ PCI Express 6.0-standarden ska godkännas 2022 . Overclockers.ru (19 juni 2019). Hämtad 28 juni 2019. Arkiverad från originalet 19 juni 2019.
  19. ↑ Galadei, Andrei. De slutliga specifikationerna för PCI Express 6.0 kommer att publiceras 2021 . Hasardspel (11 juni 2020). Hämtad 12 juni 2020. Arkiverad från originalet 11 juni 2020.

Litteratur

Länkar

 Datorbussar och gränssnitt
Grundläggande koncept
Processorer
Inre
Anteckningsböcker
Driver
Periferi
Utrustningshantering
Universell
Videogränssnitt
Inbyggda system