VHDL | |
---|---|
Språkklass | Hårdvarubeskrivningsspråk och programmeringsspråk |
Framträdde i | 1983 |
Släpp |
|
Typ system | sträng |
Blivit påverkad | Ada , Pascal |
Hemsida | vhdl.org |
Mediafiler på Wikimedia Commons |
VHDL ( V HSIC ( Very high speed integrerade kretsar) hårdvarubeskrivningsspråk ) är ett språk för att beskriva hårdvara för integrerade kretsar. VHDL-designspråket är grundspråket i utvecklingen av hårdvara för moderna datorsystem.
Den utvecklades 1983 på order av det amerikanska försvarsdepartementet med syftet att formellt beskriva logiska kretsar för alla stadier av utvecklingen av elektroniska system, från mikrokretsmoduler till stora datorsystem.
Från början var språket avsett för modellering, men senare separerades en syntetiserbar delmängd från det. Genom att skriva en modell på en syntetiserad delmängd kan du implementera automatisk syntes av en krets som är funktionellt likvärdig med den ursprungliga modellen. Med hjälp av VHDL-språket är det möjligt att designa på olika abstraktionsnivåer (beteende eller algoritm, registeröverföringar, strukturella), i enlighet med referensvillkoren och utvecklarens preferenser. Möjligheten till hierarkisk design läggs, som realiserar sig så mycket som möjligt i extremt stora projekt med deltagande av en stor grupp utvecklare. Det verkar möjligt att särskilja följande tre komponenter i språket:
Standards 1987 , 1991 , 1993 , 1996 , 1997 , 1999 , 2000 , 2002 och 2008 _ många av dess förbättringar är fixade, till exempel från och med VHDL-2000-standarden får språket grunden för ett objektorienterat paradigm . VHDL-93 är den senaste fullt stödda CAD - standarden . .
VHDL skapades som ett verktyg för att beskriva digitala system, men det finns en delmängd av språket - VHDL AMS (Analog Mixed Signal), som låter dig beskriva både rent analoga och blandade (hybrid) - digital-analoga - kretsar.
Beskrivningar av de öppna mikroprocessorerna ERC32 ( SPARC V7) och LEON (SPARC V8) har skapats i VHDL-språket . Källkoden är tillgänglig under LGPL- respektive GPL-licenserna .
Baserat på språket VHDL'2008 har Open Source VHDL Verification Methodology ( OS-VVM ) utvecklats, som låter dig implementera funktionell täckning och kontrollerad generering av pseudo-slumpmässiga tester, som används vid verifiering av digitala funktionsblock. Flera VHDL-paket med öppen källkod har skrivits inom OS-VVM, som gör att du helt enkelt kan generera pseudoslumpmässiga tester och intelligent funktionell täckning i dina projekt med hjälp av funktionerna som beskrivs i de föreslagna paketen CoveragePkgoch RandomPkg. OS-VVM tillhandahåller liknande funktioner som andra verifieringsspråk ( SystemVerilog eller e ).