Logisk syntes
Den aktuella versionen av sidan har ännu inte granskats av erfarna bidragsgivare och kan skilja sig väsentligt från
versionen som granskades den 1 november 2015; kontroller kräver
10 redigeringar .
Logisk syntes inom elektronik är processen att erhålla en nätlista med logiska grindar från en abstrakt modell av beteendet hos en logisk krets (till exempel på nivån för registeröverföringar ). Det vanligaste exemplet på denna process är syntesen av specifikationer skrivna på hårdvarubeskrivningsspråk . Syntes utförs av synthesizer-program som kan optimera designen enligt olika enhetsegenskaper, såsom tidsbegränsningar, area och komponenter som används. Sådana program är vanligtvis specialiserade på att generera bitströmmar för programmerbar logik , eller skapa applikationsspecifika integrerade kretsar . Logiksyntes är en integrerad del av elektronisk designautomation .
Syntes på nivån för registeröverföringar
Beskrivningssyntes på nivån för logiska överföringar används ofta i branschen. En specifikation skriven i ett hårdvarubeskrivningsspråk som VHDL eller Verilog kan innehålla kombinatoriska och synkrona element som bildar en driftautomat och finita automater som utför funktionerna hos en kontrollautomat . [1] Syntesen består av två steg. I det första steget optimerar programmet koden oavsett vilken teknik som används, vilket gör de nödvändiga minimeringarna och förenklingarna. I det andra steget konverteras projektet i enlighet med biblioteket av komponenter i den använda tekniken. [2]
Syntes på hög nivå
Syntetisering av deklarationer på höga abstraktionsnivåer skrivna på högnivåspråk (som C / C++ och SystemC ) har länge varit föremål för intensiv utveckling. Detta tillvägagångssätt för design av logiska enheter gör att du kan spara tid och utveckla hårdvara utan kunskap om hårdvarubeskrivningsspråk. De första kommersiella programmen som stöder beskrivningssyntes på hög nivå dök upp 2004. [3] För närvarande vinner högnivåsyntes popularitet [4] [5] [6] och utvecklas av produkter som Xilinx 's Vivado ESL . [7]
Kommersiella verktyg för logiksyntes
Program för att arbeta med integrerade kretsar för speciella ändamål
Program för att arbeta med programmerbar logik
Anteckningar
- ↑ Samary Baranov. Logik och systemdesign av digitala system. - TUT Press, 2008. - S. 35-36. — 368 sid. — ISBN 978-9-9855-9769-9 .
- ↑ Donald E. Thomas, Philip R. Moorby. Register Transfer Level Synthesis // Verilog® Hardware Description Language . - Axel Springer AG , 2002. - S. 35-36. — 381 sid. - ISBN 978-1-4020-7089-1 .
- ↑ EETimes: Syntesutrullningar på hög nivå möjliggör ESL (nedlänk)
- ↑ Ozgul, B.; Langer, J.; Noguera, J.; Visses, K. Programvaruprogrammerbar digital pre-distortion på Zynq SoC // International Conference on Very Large Scale Integration (VLSI-SoC): Compilation. - Istanbul, 2013.
- ↑ van de Belt, J. ; Sutton, P.D.; Doyle, LE Accelererande mjukvaruradio: Iris på Zynq SoC, (engelska) // International Conference on Very Large Scale Integration (VLSI-SoC): kompilering. - Istanbul, 2013.
- ↑ Monson, J.; Wirthlin, M.; Hutchings, B.L. Implementering av högpresterande, lågeffekts FPGA-baserade optiska flödesacceleratorer i C // International Conference on Application-Specific Systems, Architectures and Processors (ASAP): samling. – Washington, 2013.
- ↑ Xilinx. Vivado ESL Design . Xilinx. Hämtad 11 februari 2014. Arkiverad från originalet 22 februari 2014.
Litteratur
- Jie-Hong (Roland) Jiang, Srinivas Devadas. Logisk syntes i ett nötskal // Elektronisk designautomation: syntes, verifiering och test (engelska) / Laung-Terng Wang, Yao-Wen Chang, Kwang-Ting Cheng. - Morgan Kaufmann , 2009. - ISBN 978-0-12-374364-0 .
- Gary D. Hachtel; Fabio Somenzi. Logisk syntes och verifieringsalgoritmer . — Springer, 1996. - ISBN 0-7923-9746-0 .
- Logisk syntes och verifiering (neopr.) / Soha Hassoun, Tsutomu Sasao. — Kluwer, 2002. - ISBN 978-0-7923-7606-4 .
- Zakrevsky, Arkady Dmitrievich . Logisk syntes av kaskadkretsar. — M .: Nauka , 1981. — 416 sid.