RISC-V

Den aktuella versionen av sidan har ännu inte granskats av erfarna bidragsgivare och kan skilja sig väsentligt från versionen som granskades den 11 september 2022; verifiering kräver 1 redigering .
RISC-V
Utvecklaren UC Berkeley
Lite djup 32-bitars, 64-bitars, 128-bitars
Presenteras 2010
versioner Oprivilegierad ver.20191213, privilegierad ver. 20190608
Arkitektur RISC
Sorts register-register
SK-kodning variabel
Övergångsimplementering Jämförelse och övergång
Byte-ordning liten endian
Sidstorlek 4 KiB
Tillägg M, A, F, D, Q, C
öppna? Ja
Register
generell mening 16, 32 (inklusive x0 är alltid noll)
Verklig 32 (tillägg F, D, G)
SIMD 32 vektorregister upp till 1024 bitar vardera (V-förlängning)
 Mediafiler på Wikimedia Commons

RISC-V  är en öppen och fri instruktionsuppsättning och processorarkitektur baserad på RISC - konceptet [1] för mikroprocessorer och mikrokontroller . Specifikationerna är tillgängliga för fri och fri användning, inklusive kommersiella implementeringar direkt i silikon- eller FPGA- konfiguration . Den har inbyggda möjligheter för att utöka listan med kommandon och är lämplig för ett brett spektrum av applikationer.

Den skapades 2010 av forskare från Institutionen för datavetenskap vid University of California i Berkeley med direkt deltagande av David Patterson [2] [3] .

För utveckling och marknadsföring av RISC-V 2015 skapades en internationell RISC-V-stiftelse [4] och en förening med huvudkontor i Zürich [5] ; sedan 2018 har RISC-V Foundation arbetat i nära samarbete med The Linux Foundation . I lednings- och tekniska kommittéerna ingår två ryska företag som utvecklar processorkärnor - Syntacore [6] och CloudBEAR.

I februari 2022 meddelade Intel [ 7] att de investerade en miljard dollar i utvecklingen av RISC-V och gick med i ledningen för RISC-V.

I september 2022 bildades RISC-V-alliansen [8] i Ryssland .

Beskrivningen av RISC-V innehåller ett relativt litet antal standardinstruktioner, cirka 50 stycken, av vilka många var typiska för RISC-I i början av 1980-talet. Standardtilläggen (M, A, F och D) utökar uppsättningen med 53 instruktioner, det komprimerade C-formatet definierar 34 instruktioner. 6 typer av instruktionskodning (format) används.

Kommandosystem

RISC-V-arkitekturen har en liten delmängd av instruktioner (I-Integer-instruktionsuppsättningen) som måste implementeras och flera standardtillägg.

Grunduppsättningen innehåller instruktioner för villkorlig och ovillkorlig överföring av kontroll/gren, en minsta uppsättning aritmetiska/bitoperationer på register, minnesoperationer (ladda/lagra), samt ett litet antal serviceinstruktioner.

Grenoperationerna använder inte några gemensamma flaggor som ett resultat av tidigare utförda jämförelseoperationer, utan jämför direkt deras registeroperander. Grunden för jämförelseoperationer är minimal, och operander byts helt enkelt ut för att stödja kompletterande operationer.

Den grundläggande underuppsättningen av instruktioner använder följande uppsättning register: ett speciellt register x0 (noll), 31 allmänna heltalsregister (x1 - x31), ett programräknareregister (PC, används endast indirekt) och en uppsättning CSR:er ( Kontroll- och statusregister, kan adresseras upp till 4096 CSR).

För inbäddade applikationer kan arkitekturvarianten RV32E (Embedded) med en reducerad uppsättning allmänna register (de första 16) användas. Att minska antalet register tillåter inte bara att spara hårdvaruresurser, utan också att minska minnet och tiden som spenderas på att spara/återställa register under kontextväxlingar.

Med samma instruktionskodning tillhandahåller RISC-V implementeringar av arkitekturer med 32, 64 och 128-bitars register och operationer för allmänna ändamål (RV32I, RV64I respektive RV128I).

Bitheten för registeroperationer motsvarar alltid registrets storlek, och samma värden i register kan behandlas som heltal, både signerade och osignerade.

Det finns inga operationer på delar av register, inga dedikerade "registerpar".

Operationer lagrar inte bär- eller spillbitar någonstans, vilket är nära operationsmodellen i programmeringsspråket C. Undantag vid spill och även vid division med 0 genereras inte av hårdvaran Alla nödvändiga kontroller av operander och operationsresultat måste utföras i mjukvara.

Heltalsaritmetik med utökad precision (större än registrets bitbredd) måste explicit använda operationer för att beräkna resultatets bitar av hög ordning. Det finns till exempel särskilda instruktioner för att få de övre bitarna av produkten av ett register och ett register.

Operandstorleken kan skilja sig från registerstorleken endast vid minnesoperationer. Minnestransaktioner utförs i block, vars storlek i byte måste vara en icke-negativ heltalspotens på 2, från en byte till och med registrets storlek. En operand i minnet måste ha "naturlig justering" (adressen är en multipel av operandens storlek).

Arkitekturen använder endast little-endian- modellen  - den första byten av operanden i minnet motsvarar de minst signifikanta bitarna av värdena för registeroperanden.

För ett register spara/ladda instruktionspar, bestäms operanden i minnet av storleken på den valda arkitekturens register, inte av instruktionskodningen (instruktionskoden är densamma för RV32I, RV64I och RV128I, men storleken på operanderna är 4, 8 respektive 16 byte), vilket motsvarar storleken på pekaren , C-programmeringsspråk size_t-typer eller pekarskillnaden.

För alla tillåtna storlekar av operander i minnet som är mindre än registrets storlek, finns det separata instruktioner för att ladda / spara de nedre bitarna i registret, inklusive för att ladda från minnet till registret, det finns parade versioner av instruktioner som gör att du kan tolka det laddade värdet som med ett tecken (högsta teckenbitvärden från minnet fylls med höga bitar av registret) eller osignerat (höga bitar i registret är satt till 0).

Grundläggande instruktioner är 32 bitar långa, anpassade till en 32-bitars ordgräns, men det vanliga formatet ger instruktioner av olika längder (standard - från 16 till 192 bitar i 16-bitars steg) anpassade till en 16-bitars ordgräns. Hela längden av en instruktion avkodas på ett enhetligt sätt från dess första 16-bitars ord.

För de mest använda instruktionerna har användningen av deras motsvarigheter i en mer kompakt 16-bitars kodning (C - Compressed extension) standardiserats.

Operationerna multiplikation, division och beräkning av återstoden ingår inte i minimiuppsättningen av instruktioner, utan allokeras i en separat förlängning (M - Multiplicera förlängning). Det finns ett antal argument för att dela upp denna mängd i två separata (multiplikation och division).

En separat uppsättning atomoperationer har standardiserats (A - Atomic extension).

Eftersom kodningen av den grundläggande instruktionsuppsättningen inte beror på arkitekturens bithet, kan samma kod potentiellt köras på olika RISC-V-arkitekturer, bestämma bitheten och andra parametrar för den aktuella arkitekturen, närvaron av tillägg av instruktionssystemet , och autokonfigurera sedan för målexekveringsmiljön.

RISC-V-specifikationen tillhandahåller flera områden i instruktionskodningsutrymmet för anpassade "X-extensions" av arkitekturen, som stöds på assemblernivå som instruktionsgrupperna custom0 och custom1.

Lista över kommandouppsättningar

Minskning namn Version Status
Grundsatser
RVWMO Grundläggande minneskonsistensmodell 2.0 Ratifierad
RV32I Basuppsättning med heltalsoperationer, 32-bitars 2.1 Ratifierad
RV64I Basuppsättning med heltalsoperationer, 64-bitars 2.1 Ratifierad
RV32E Basset med heltalsoperationer för inbyggda system , 32-bitars, 16 register 1.9 Förslag
RV128I Basuppsättning med heltalsoperationer, 128-bitars 1.7 Förslag
Del 1 Standard icke-privilegierade kommandouppsättningar
M Heltalsmultiplikation och division 2.0 Ratifierad
A Atominstruktioner _ 2.1 Ratifierad
F Enprecision flytande punkt flytande punkt aritmetik 2.2 Ratifierad
D Flyttalsaritmetik på dubbelprecisionsnummer (Double-Precision Floating-Point) 2.2 Ratifierad
F Aritmetik med fyrdubbla flyttals 2.2 Ratifierad
C Korta namn för kommandon (komprimerade instruktioner) 2.2 Ratifierad
Räknare Instruktioner för prestandaräknare och timer -- ställer in Zicntr och Zihpm 2.0 Förslag
L Aritmetiska operationer på decimaltal med flyttal (Decimal Flyttal) 0,0 öppna
B Bitoperationer _ 0,36 öppna
J Binär översättning och stöd för dynamisk kompilering (Dynamiskt översatta språk) 0,0 öppna
T Transaktionsminne _ 0,0 öppna
P Korta SIMD -operationer (packade SIMD-instruktioner) 0,1 öppna
V Vektoroperationer _ 1.0 Frysta
Zicsr Instruktioner för kontroll och statusregister (CSR). 2.0 Ratifierad
Zifencei Instruktioner för synkronisering av kommando- och dataströmmar (Instruction-Fetch Fence) 2.0 Ratifierad
Zihintpause Paustips 2.0 Ratifierad
Zihintntl Icke-temporala lokalitetstips 0,2 Förslag
Zam Förlängning för feljusterade atomer 0,1 Förslag
Zfh Förlängningar för halvprecision flytande punkt 1.0 Ratifierad
Zfhmin Förlängningar för halvprecision flytande punkt 1.0 Ratifierad
Zfinx Standardtillägg för flytande poäng i heltalsregister 1.0 Ratifierad
Zdinx Standardtillägg för flytande poäng i heltalsregister 1.0 Ratifierad
Zhinx Standardtillägg för flytande poäng i heltalsregister 1.0 Ratifierad
Zhinxmin Standardtillägg för flytande poäng i heltalsregister 1.0 Ratifierad
Ztso Tillägg för RVTSO (Extension for Total Store Ordering) minneskonsistensmodell 0,1 Frysta
G = IMAFD Zicsr Zifencei Generaliserad/förkortad beteckning för en uppsättning förlängningar n/a n/a
Del 2 Standardkommandouppsättningar för privilegierade lägen
Maskin ISA Instruktioner för hårdvarunivå 1.12 Ratifierad
Handledare ISA Instruktioner på arbetsledarenivå 1.12 Ratifierad
Svnapot Förlängning (Förlängning för NAPOT Translation Contiguity) 1.0 Ratifierad
Svpbmt förlängning (Tillägg för sidbaserade minnestyper) 1.0 Ratifierad
Svinval Extension (Tillägg för finkornig adress-översättningscache ogiltigförklaring) 1.0 Ratifierad
Hypervisor ISA Instruktioner på hypervisornivå 1.0 Ratifierad

För 32-bitars mikrokontroller och andra inbyggda applikationer används RV32EC-setet. I 64-bitars processorer kan det finnas en uppsättning grupper RV64GC, samma i full notation - RV64IMAFDC.

Maskininstruktionsformat

32-bitars maskininstruktionsformat (funktioner - låga bitar är alltid "11" och bitar 2-4 ≠̸ "111")

Sorts 31 trettio 29 28 27 26 25 24 23 22 21 tjugo 19 arton 17 16 femton fjorton 13 12 elva tio 9 åtta 7 6 5 fyra 3 2 ett 0
Registrera/Registrera dig funktion 7 rs2 rs1 funktion 3 rd operationskod ett ett
med operand ± imm[10:0] rs1 funktion 3 rd operationskod ett ett
Med lång operand ± imm[30:12] rd operationskod ett ett
Bevarande ± imm[10:5] rs2 rs1 funktion 3 imm[4:0] operationskod ett ett
förgrening ± imm[10:5] rs2 rs1 funktion 3 imm[4:1] [elva] operationskod ett ett
Övergång ± imm[10:1] [elva] imm[19:12] rd operationskod ett ett

Register

RISC-V har 32 (eller 16 för inbäddade applikationer) heltalsregister. Vid implementering av verkliga grupper av kommandon finns det ytterligare 32 verkliga register.

Ett alternativ övervägs att inkludera i standarden ytterligare en uppsättning av 32 vektorregister med en variabel längd av bearbetade värden, vars längd anges i CSR vlenb [9] .

För operationer på tal i binära flyttalsformat används en uppsättning ytterligare 32 FPU (Floating Point Unit) register, som delas av förlängningar av den grundläggande instruktionsuppsättningen för tre precisionsalternativ: enkel - 32 bitar (F förlängning), dubbel - 64 bitar (D - Dubbel precisionsförlängning), samt fyrdubbla - 128 bitar (Q - Fyrdubbel precisionsförlängning).

Registrera Namn i ABI Beskrivning Sorts
32 heltalsregister _
x0 Noll alltid noll
x1 ra returadress Trotsig
x2 sp stackpekare kallad
x3 gp global pekare
x4 tp trådpekare
x5 t0 Tillfällig/alternativ returadress Trotsig
x6–7 t1–2 Temporär Trotsig
x8 s0/fp Sparat register / rampekare kallad
x9 s1 sparat register kallad
x10-11 a0–1 Funktionsargument / returvärde Trotsig
x12–17 a2–7 funktionsargument Trotsig
x18–27 s2–11 sparat register kallad
x28–31 t3–6 Temporär Trotsig
32 ytterligare flyttalsregister
f0–7 0–7 fot Flytande komma tillfälligt Trotsig
f8–9 fs0–1 Flyttalssparade register kallad
f10–11 fa0–1 flyttalsargument/returvärden Trotsig
f12–17 fa2–7 flyttalsargument Trotsig
f18–27 fs2–11 Flyttalssparade register kallad
f28–31 ft8-11 Flytande komma tillfälligt Trotsig

Subrutinsamtal, hopp och grenar

Aritmetiska och logiska instruktionsuppsättningar

Atomminnesoperationer

Genvägar

Kommandon för inbäddade applikationer

Privilegerade kommandouppsättningar

Bitoperationer

Kompakt instruktionsuppsättning för SIMD

Operationer med vektorer

Felsökningskommandon

Implementeringar

Som en del av projektet skapades och publicerades sex konstruktioner av mikroprocessorer med RISC-V-arkitekturen under en fri licens: en 64-bitars raketgenerator (7 oktober 2014 [10] [11] ) och fem förenklade Sodor-träningskärnor med olika mikroarkitekturer.

Flera simulatorer har också publicerats (inklusive qemu och ANGEL, en JavaScript-simulator som körs i webbläsaren), kompilatorer (LLVM, GCC), en variant av Linux-kärnan för att köras på RISC-V och en Chisel-designkompilator som låter dig för att få Verilog -kod. Verifikationstester har också publicerats [12] .

Den ideella organisationen lowRISC planerar att skapa ett system-på-ett-chip baserat på 64-bitars Rocket RISC-V-kärnan, följt av massproduktion av chips [13] [14] .

Vid konferensen RISC-V Workshop 2017 blev det känt att Esperanto Technologies utvecklar en 64-bitars högpresterande processor för allmänna ändamål på RISC-V-instruktionsuppsättningen med en heterogen arkitektur med hög grad av parallellitet (liknar cellprocessorn ) i struktur ), som i den maximala konfigurationen kommer att innehålla 16 ET-Maxion-kärnor (representerar pipelines med out-of-order exekvering av instruktioner och arbetar med flyttalsdata) och 4096 ET-Minion-kärnor (pipelines med sekventiell exekvering av instruktioner och ett block med vektorberäkningar i varje kärna) [15] .

Western Digital sa att det i samarbete med Esperanto kommer att höja den nuvarande statusen för RISC-V-processorarkitekturen från mikrokontroller till högpresterande lösningar och skapa en nästa generations datorarkitektur för bearbetning av " big data " [16] , samt ett ekosystem för snabb åtkomst till data - vi talar om skapandet av specialiserade RISC-V-kärnor för att bygga processor-i- minne -arkitekturen (processor-in-memory) [17] .

IP-kärnor

Ett antal företag erbjuder färdiga block av IP-kärnor baserade på RISC-V-arkitekturen, bland annat:

Processorer och mikrokontroller

Massproducerade processorer och mikrokontroller baserade på RISC-V-arkitekturen i system-on-a-chip- format .

Mikroprocessorer:

Mikrokontroller som släpptes 2017-2019:

Mikrokontroller släppta 2020:

Mikrokontroller som släpptes 2021:

Se även

Anteckningar

  1. ↑ Vanliga frågor. (inte tillgänglig länk) . RISC-V . Regents of University of California. Hämtad 25 augusti 2014. Arkiverad från originalet 19 februari 2016. 
  2. ↑ RISC Creator främjar chips med öppen källkod , Xakep.ru (2014-08-21). Arkiverad från originalet den 24 augusti 2014. Hämtad 26 augusti 2014.
  3. ↑ Bidragsgivare (nedlänk) . riskv.org . Regents of University of California. Hämtad 25 augusti 2014. Arkiverad från originalet 20 augusti 2014. 
  4. ↑ Historia - RISC-V landskamp . Hämtad 18 april 2020. Arkiverad från originalet 15 april 2020.
  5. ↑ Arkiverad kopia . Hämtad 18 april 2020. Arkiverad från originalet 4 maj 2020.
  6. ↑ Kim McMahon. RISC-V grundare, Syntacore, uppgraderingar till Premier Level-   medlemskap ? . RISC-V International (7 december 2021). Hämtad 10 februari 2022. Arkiverad från originalet 10 februari 2022.
  7. ↑ Karl Freund. Intel skapar innovationsfond för 1 miljard dollar för att växa RISC-V-marknaden (och attrahera nya gjuterikunder  ) . Forbes . Hämtad 10 februari 2022. Arkiverad från originalet 9 februari 2022.
  8. ↑ Alliansen av utvecklare på RISC-V-mikroarkitekturen leddes av den före detta högsta chefen för MegaFon . Interfax.ru . Hämtad: 15 oktober 2022.
  9. ↑ GitHub - riscv/riscv-v-spec: Arbetsutkast till den föreslagna RISC-V V vektorförlängningen . Hämtad 18 april 2020. Arkiverad från originalet 31 oktober 2019.
  10. ↑ Startar Open-Source Rocket Chip Generator! | RISC-V BLOGG. Arkiverad från originalet den 15 oktober 2014.
  11. ↑ ucb-bar/raketchip GitHub. . Hämtad 11 oktober 2014. Arkiverad från originalet 3 april 2015.
  12. ↑ Nedladdningar (inte tillgänglig länk) . RISC-V . Regents of University of California. Hämtad 25 augusti 2014. Arkiverad från originalet 23 januari 2016. 
  13. ↑ lowRISC: Öppna till kärnan . lågRISC. Hämtad 25 augusti 2014. Arkiverad från originalet 19 augusti 2014.
  14. ↑ Projektet syftar till att bygga ett "helt öppet" SoC och utvecklingskort Arkiverad 19 augusti 2014 på Wayback Machine , Eric Brown // LinuxGizmos 14 augusti 2014
  15. ↑ Veteranen Transmeta återvänder till RISC-V-processormarknaden . 3DNews (29 november 2017). Hämtad 30 november 2017. Arkiverad från originalet 1 december 2017.
  16. ↑ Western Digital går in i kapplöpningen om processorarkitekturer . 3DNews (29 november 2017). Hämtad 30 november 2017. Arkiverad från originalet 29 november 2017.
  17. ↑ Western Digital investerar i "processor-in-memory" utvecklare . 3DNews (20 september 2017). Hämtad 30 november 2017. Arkiverad från originalet 1 december 2017.
  18. ↑ Andes Technology bildar en multinationell allians med ASIC Design Service Companies för att tillhandahålla RISC-V totallösningar | XtremeEDA . Hämtad 23 augusti 2018. Arkiverad från originalet 23 augusti 2018.
  19. ↑ Inhemska mikroprocessorer. Var! Det finns. Ska de? , 3dnews  (9 augusti 2018). Arkiverad från originalet den 17 november 2018. Hämtad 17 november 2018.
  20. ↑ 1 2 Arkiverad kopia . Hämtad 1 september 2018. Arkiverad från originalet 1 september 2018.
  21. ↑ 1 2 SiFive: Världens första anpassade RISC-V-processorutvecklare . Hämtad 1 september 2018. Arkiverad från originalet 1 september 2018.
  22. ↑ SiFive introducerar HiFive Unleashed RISC-V Linux Development Board (Crowdfunding) . Hämtad 1 september 2018. Arkiverad från originalet 28 augusti 2018.
  23. ↑ HiFive1 | Publikförsörjning . Hämtad 1 september 2018. Arkiverad från originalet 1 september 2018.
  24. ↑ Alibaba introducerade sin första processor | Computerra . Hämtad 27 juli 2019. Arkiverad från originalet 27 juli 2019.
  25. ↑ 阿里平头哥发布"最强"RISC-V处理器玄铁910-电子工程专辑. Hämtad 27 juli 2019. Arkiverad från originalet 27 juli 2019.
  26. ↑ Arkiverad kopia . Hämtad 27 juli 2019. Arkiverad från originalet 27 juli 2019.
  27. ↑ Arkiverad kopia . Hämtad 27 juli 2019. Arkiverad från originalet 29 april 2020.
  28. ↑ Western Digital presenterar SweRV Core Processor för dataacceleratorer / ServerNews Arkiverad 5 december 2018 på Wayback Machine 12/05/2018
  29. ↑ https://blog.westerndigital.com/risc-v-swerv-core-open-source/ Arkiverad 23 augusti 2019 på Wayback Machine - https://github.com/westerndigitalcorporation/swerv_eh1 Arkiverad 16 maj 2019 på Wayback Maskin
  30. ↑ Ny deldag: RISC-V-chippet med inbyggda neurala nätverk | Hackday . Hämtad 16 oktober 2018. Arkiverad från originalet 17 oktober 2018.
  31. ↑ 矿机巨头的转型之始？嘉楠耘智发布首款AI芯片Kendryte_区块链_金色财经. Hämtad 16 oktober 2018. Arkiverad från originalet 17 oktober 2018.
  32. ↑ kendryte-doc-datasheet/003.md på master kendryte/kendryte-doc-datasheet GitHub . Hämtad 16 oktober 2018. Arkiverad från originalet 9 april 2019.
  33. ↑ GreenWaves GAP8 är en lågeffekts RISC-V IoT-processor optimerad för tillämpningar med artificiell intelligens . Hämtad 23 augusti 2018. Arkiverad från originalet 28 augusti 2018.
  34. ↑ CRU: Gratis RISC-V-kort, säkerhet i FOSSi-eran och mer . Hämtad 26 januari 2019. Arkiverad från originalet 26 januari 2019.
  35. ↑ WCH CH572 är en RISC-V MCU med Bluetooth LE Connectivity - CNXSoft - Embedded Systems News . Hämtad 16 mars 2022. Arkiverad från originalet 4 augusti 2020.
  36. ↑ Huamis Amazfit debuterar på MWC, öppnar ett nytt kapitel i global expansion | Markets Insider . Hämtad 25 maj 2019. Arkiverad från originalet 25 maj 2019.
  37. ↑ GigaDevice släpper GD32V RISC-V mikrokontroller och utvecklingskort - CNXSoft - Android Set-Top & inbyggda systemnyheter . Hämtad 16 mars 2022. Arkiverad från originalet 4 augusti 2020.
  38. ↑ 首款基于 RISC-V 的 32 位通用单片机出现 - 硬件 - cnBeta.COM . Hämtad 24 augusti 2019. Arkiverad från originalet 24 augusti 2019.
  39. ↑ Arkiverad kopia (länk ej tillgänglig) . Hämtad 19 mars 2019. Arkiverad från originalet 23 december 2018. 
  40. ↑ FADU introducerar SSD Controller och Bravo Series Enterprise SSD levererar maximal IOPS/Watt
  41. ↑ FADU lanserar branschledande SSD-lösningar som drivs av SiFive RISC-V Core IP . Hämtad 19 mars 2019. Arkiverad från originalet 17 april 2019.
  42. ↑ Sophon Edge AI-plattform med RISC-V-processor - YouTube . Hämtad 20 oktober 2019. Arkiverad från originalet 31 augusti 2019.
  43. ↑ 96 Boards AI Sophon Edge Development Board Features Bitmain BM1880 ASIC SoC - CNXSoft - Android Set-Top & Embedded Systems News . Hämtad 16 mars 2022. Arkiverad från originalet 4 augusti 2020.
  44. ↑ "Vänskap" mikrokrets från företaget "Tecon" . Hämtad 26 mars 2020. Arkiverad från originalet 26 mars 2020.
  45. ↑ Mikrokretsar . Hämtad 26 mars 2020. Arkiverad från originalet 26 mars 2020.
  46. ↑ ONiO.zero erbjuder batterifri RISC-V MCU - CNXSoft - Android Set-Top och nyheter om inbyggda system . Hämtad 16 mars 2022. Arkiverad från originalet 3 augusti 2020.
  47. ↑ ONiO.zero erbjuder upp till 24MHz RISC-V-mikrokontrollerprestanda på ingenting annat än skördad energi - Hackster.io . Hämtad 12 januari 2020. Arkiverad från originalet 12 januari 2020.
  48. ↑ WCH CH32V103 Generisk RISC-V MCU erbjuder alternativ till GD32V RISC-V mikrokontroller - CNXSoft - Nyheter om inbyggda system . Hämtad 16 mars 2022. Arkiverad från originalet 16 juni 2020.
  49. ↑ ESP32-C3 WiFi och BLE RISC-V Processor Pin kompatibel med ESP8266 - CNXSoft - Embedded Systems News . Hämtad 17 december 2020. Arkiverad från originalet 29 november 2020.
  50. ↑ BL602/BL604 RISC-V WiFi och Bluetooth 5.0 LE SoC kommer att prissättas till ESP8266 - CNXSoft - Embedded Systems News . Hämtad 17 december 2020. Arkiverad från originalet 1 mars 2021.
  51. ↑ Cmsemicon ANT32RV56xx är en RISC-V mikrokontroller för trådlös laddning . Hämtad 17 december 2020. Arkiverad från originalet 17 december 2020.
  52. ↑ Produktkatalog för PJSC Mikron . Hämtad 30 mars 2021. Arkiverad från originalet 20 april 2021.
  53. ↑ RISC-V mikrokontroller MIK32 . www.mcu.mikron.ru _ Hämtad 2 juli 2021. Arkiverad från originalet 2 juli 2021.
  54. ↑ MIPS går med öppen källkod | EE Times . Hämtad 27 januari 2019. Arkiverad från originalet 2 augusti 2019.

Litteratur

Länkar

  Gå till Wikidata-objektet  I sociala nätverk
Foto, video och ljud
 Mikrokontroller
Arkitektur
8-bitars
16-bitars
32-bitars
Tillverkare
Komponenter
Periferi
Gränssnitt
OS
Programmering
 Processorarkitekturer baserade på RISC -teknologier